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Dec 26, 2023

인텔, PowerVia 후면 전원 공급 기술 자세히 설명

Intel의 18A 및 20A 노드의 핵심 기능은 월요일에 Intel이 공개했습니다.

인텔 18A 및 20A 노드의 핵심 기능 공개

Intel은 월요일 Intel 18A 및 20A(18/20옹스트롬, 1.8/2.0nm급) 제조 공정의 일부가 될 후면 전력 공급 네트워크(BS PDN) 구현을 자세히 설명했습니다. 또한 회사는 최고의 BS PDN을 위해 특별히 설계된 내부 Intel 4 + PowerVia 노드에 이 기술이 제공하는 이점에 대한 자세한 정보도 공개했습니다.

Intel의 18A 및 20A 제조 기술은 RibbonFET GAAFET(게이트 올라운드 전계 효과 트랜지스터)와 PowerVia 후면 전력 공급 네트워크라는 두 가지 주요 혁신을 도입합니다. GAA 트랜지스터의 장점은 이전에 논의되었으며 오늘 발표의 범위를 벗어납니다. 대신 후면 전력 공급에 중점을 둘 것입니다.

후면 전원 레일은 전원과 I/O 배선을 분리하여 전원 라인을 웨이퍼 후면으로 이동시키는 것을 목표로 합니다. 이 방법은 BEOL(back-end-of-line)의 비아 저항 증가와 같은 문제를 해결하여 궁극적으로 트랜지스터의 성능을 향상시키고 전력 소비를 낮춥니다. 또한 데이터와 전원선 사이에 발생할 수 있는 간섭을 제거하고 논리 트랜지스터 밀도를 높입니다. 시간이 지남에 따라 BD PDN은 표준 칩 기능이 될 것이지만 현재로서는 Intel은 이를 2003년 90nm의 스트레인드 실리콘, 하프늄과 유사한 획기적인 혁신으로 간주하고 있습니다. 2007년 45nm, 2012년 22nm FinFET 기반의 High-K 메탈 게이트.

Intel은 내부 프로세스 노드의 테스트 칩에 구현했을 때 후면 PDN을 통해 클럭 속도를 6% 이상 높이고 IR 전압 강하를 30% 줄였으며 E-코어 다이의 넓은 영역에서 셀 활용도를 높일 수 있었다고 밝혔습니다. 90% 이상으로요. 이점에도 불구하고 후면 전력 공급을 구현하고 구축하는 것은 여러 가지 이유로 어려운 과제입니다.

후면 PDN 구축은 기존 전면 전력 공급과 매우 다릅니다. 요즘에는 가장 발전된 칩을 생산하는 것도 매우 간단합니다. 모든 웨이퍼의 제조는 EUV 스캐너와 같은 가장 정교한 제조 도구를 사용하여 30nm(Intel 4 노드의 경우)만큼 작은 피치를 가진 가장 복잡한 M0 트랜지스터 레이어에서 시작됩니다. 그런 다음 칩 제조업체는 첫 번째 레이어 위에 덜 복잡한 트랜지스터 레이어를 구축하고 모든 레이어를 연결하고 모든 트랜지스터에 전원을 공급해야 하기 때문에 점차 크기를 늘립니다. I/O 및 전원을 위한 실제 물리적 와이어는 트랜지스터 레이어와 비교할 때 거대해 보입니다. 그리고 새로운 세대가 나올 때마다 이를 적절하게 라우팅하는 것이 점점 더 어려워지고 비용이 더 많이 듭니다. Intel의 PowerVia BS PDN을 갖춘 칩으로 웨이퍼를 처리하려면 모든 복잡한 로직 레이어와 신호 와이어를 생산한 다음 웨이퍼를 뒤집고 전원 공급 네트워크를 구축하는 작업이 포함됩니다. 논리의 상단'입니다. 서류상으로는 그러한 '플립'이 별 문제로 보이지 않습니다. 그러나 로직 트랜지스터 위에 PDN을 구축하기 위해 웨이퍼에서 '과도한' 실리콘을 제거하는 과정, CMP 세정, 계측, 리소그래피, 에칭 등을 포함한 상당히 많은 공정 단계가 추가됩니다. 이러한 공정은 루프에는 팹에서 가장 진보된 도구가 필요하지 않을 수도 있지만 여전히 비용이 듭니다. 실제로 Intel 슬라이드에서는 Intel 4 프로세스 기술이 15개의 금속 레이어와 재배포 레이어(RDL)를 사용하는 반면 Intel 4 + PowerVia는 14개의 전면 레이어, 4개의 후면 레이어 및 RDL을 사용하여 총 레이어 수가 증가함을 나타냅니다. 18 + RDL로.

Intel의 기술 개발 담당 부사장인 Ben Sell은 "이전과 마찬가지로 트랜지스터가 먼저 만들어지고 그 다음에 상호 연결 레이어가 추가됩니다."라고 말했습니다. "이제 재미있는 부분은 웨이퍼를 뒤집고 모든 것을 연마하여 전원용 와이어가 연결될 하단 레이어를 노출시키는 것입니다. […] 우리는 이를 실리콘 기술이라고 부르지만, 이 웨이퍼에 남아 있는 실리콘의 양은 실제로 작습니다." 후면 PDN에는 고려해야 할 몇 가지 요소가 있습니다. 첫째, 제조 공정을 대폭 변경하므로 인텔은 급진적인 변화에도 불구하고 높은 수율을 보장할 수 있는 방법을 찾아야 했습니다. 둘째, 인텔은 후면 PDN이 현재 PDN만큼 안정적이고 의도한 대로 작동하는지 확인해야 했습니다. 셋째, 이제 I/O와 전원선이 트랜지스터 양쪽에 위치하므로 앞으로 칩을 냉각시키는 것이 더욱 어려워질 것입니다. 넷째, 이제 Intel이 트랜지스터 레이어에 액세스하기 위해 후면 전원 상호 연결을 제거해야 하므로 칩을 디버그하는 것이 훨씬 더 어려워집니다. Intel의 PowerVia 프로세스에도 또 다른 특징이 있습니다. 인텔은 웨이퍼 뒷면에서 과도한 실리콘을 제거하기 때문에 강성이 떨어진다고 판단하고, 구조를 함께 유지하기 위해 웨이퍼의 신호 측면에 캐리어 웨이퍼를 접착하는 이유입니다. 해당 캐리어 웨이퍼도 결국 얇아지지만 이를 추가하는 것도 복잡한(아마도 필요한) 프로세스 단계입니다. Intel의 PowerVia 후면 PDN에 대한 또 다른 점은 BS PDN과 함께 매립형 전력 레일을 사용하지 않고 대신 BS PDN에 의존한다는 것입니다. 나노스케일의 실리콘 비아(TSV)를 통해 트랜지스터 층에 바로 전력을 공급합니다. 이것이 바로 회사가 해당 기술을 PowerVia라고 부르는 이유입니다.