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Mar 15, 2023

Imec은 하위를 공개합니다

칩은 1nm 미만으로 줄어들기 때문에 3D로 전환됩니다. 세계 최고 수준의 Imec

칩은 1nm 미만으로 줄어들기 때문에 3D로 전환됩니다.

세계에서 가장 앞선 반도체 연구 회사인 Imec은 최근 벨기에 앤트워프에서 열린 ITF World 행사에서 1nm 이하의 실리콘 및 트랜지스터 로드맵을 공유했습니다. 로드맵은 회사가 TSMC, Intel, Nvidia, AMD, Samsung 및 ASML과 같은 업계 거대 기업과 협력하여 연구소에서 연구 및 개발할 차세대 주요 프로세스 노드 및 트랜지스터 아키텍처에 대해 2036년까지의 타임라인에 대한 아이디어를 제공합니다. 다른 많은 것 중에서. 이 회사는 또한 L1 및 L2 캐시와 같은 칩의 기능 단위를 오늘날의 칩렛 기반 접근 방식보다 더 발전된 3D 설계로 분해하는 CMOS 2.0으로의 전환을 설명했습니다. 옹스트롬은 1nm와 같으므로 Imec의 로드맵은 '1nm' 이하의 프로세스 노드를 포함합니다. 로드맵에서는 표준 FinFET 트랜지스터가 3nm까지 지속되지만 2024년에 대량 생산에 들어갈 새로운 GAA(Gate All Around) 나노시트 설계로 전환할 것이라고 설명합니다. Imec은 2nm 및 A7(0.7nm)에서 포크시트 설계로 가는 과정을 차트로 표시합니다. , 각각 A5 및 A2의 CFET 및 원자 채널과 같은 획기적인 설계가 이어졌습니다.

이러한 더 작은 노드로 이동하는 것은 시간이 지남에 따라 더 많은 비용이 들고 있으며, 단일 대형 다이로 모놀리식 칩을 구축하는 표준 접근 방식은 이미 칩렛으로 대체되었습니다. 칩렛 기반 설계는 다양한 칩 기능을 함께 연결된 별도의 다이로 분할하여 칩이 하나의 응집력 있는 단위로 기능하도록 허용합니다. 비록 상충 관계는 있지만 Imec의 CMOS 2.0 패러다임 비전에는 캐시와 메모리를 분할하여 칩을 더 작은 조각으로 나누는 것이 포함됩니다. 다른 트랜지스터를 사용하여 자체 장치로 만든 다음 다른 칩 기능 위에 3D 배열로 쌓입니다. 이 방법론은 모든 전력을 트랜지스터 후면을 통해 라우팅하는 BPDN(Backside Power Delivery Network)에 크게 의존합니다. imec 로드맵과 새로운 CMOS 2.0 방법론을 자세히 살펴보겠습니다.

위 앨범에서 볼 수 있듯이 업계는 노드가 발전함에 따라 극복할 수 없는 것처럼 보이는 도전에 직면해 있지만, 특히 기계 학습과 AI에 대한 더 많은 컴퓨팅 성능에 대한 수요는 기하급수적으로 증가했습니다. 그 요구는 만족시키기가 쉽지 않았습니다. 고급 칩의 전력 소비는 꾸준히 증가하는 반면 비용은 급등했습니다. CMOS 작동 전압이 0.7V 미만으로 떨어지는 것을 완강히 거부했기 때문에 전력 스케일링은 여전히 ​​어려운 과제로 남아 있으며 더 큰 칩으로 확장해야 하는 지속적인 요구로 인해 전력 및 냉각 문제가 발생합니다. 완전히 새로운 솔루션으로 우회할 수 있습니다. 그리고 예측 가능한 무어의 법칙 경로에서 트랜지스터 수가 계속해서 두 배로 증가하는 동안, 현대의 계산 능력을 심각하게 지연시키는 상호 연결 대역폭의 제한과 같은 다른 근본적인 문제도 각각의 새로운 세대의 칩에서 점점 더 문제가 되고 있습니다. CPU 및 GPU로 인해 성능이 저하되고 추가 트랜지스터의 효율성이 제한됩니다.

하지만 더 빠르고 밀도가 높은 트랜지스터가 최우선 과제이며, 이러한 트랜지스터의 첫 번째 물결은 2024년에 2nm 노드로 출시되는 GAA(Gate All Around)/나노시트 장치와 함께 출시되어 오늘날의 주요 핀펫을 구동하는 트리플 게이트 FinFET를 대체하게 될 것입니다. -에지 칩. GAA 트랜지스터는 여러 핀과 동일한 구동 전류를 사용하면서 더 빠른 트랜지스터 스위칭과 같은 트랜지스터 밀도 및 성능 개선을 제공합니다. 채널이 완전히 게이트로 둘러싸여 있기 때문에 누출도 크게 줄어들고 채널 두께를 조정하면 전력 소비나 성능을 최적화할 수 있습니다. 우리는 이미 여러 칩 제조업체가 이 트랜지스터 기술의 다양한 변형을 수용하는 것을 보았습니다. 업계 선두인 TSMC는 GAA를 갖춘 N2 노드를 2025년에 출시할 계획이므로 새로운 유형의 트랜지스터를 마지막으로 채택하게 될 것입니다. '인텔 20A' 프로세스 노드를 탑재한 인텔의 쿼드 시트 RibbonFET은 각각 완전히 게이트로 둘러싸인 4개의 적층된 나노시트를 특징으로 하며 2024년에 데뷔할 예정입니다. 삼성은 배송 제품용 GAA를 최초로 생산했지만 소량 SF3E 파이프는 클리너 노드는 대량 생산을 볼 수 없습니다. 대신 회사는 2024년에 대량 제조를 위한 고급 노드를 선보일 예정입니다. 참고로 10옹스트롬(A)은 1nm와 같습니다. 이는 A14가 1.4nm, A10이 1nm이고 A7을 통해 2030년에는 1nm 미만 시대로 간다는 의미입니다. 그러나 이러한 측정 항목은 칩의 실제 물리적 크기와 일치하지 않는 경우가 많다는 점을 기억하십시오. Imec은 포크시트 트랜지스터가 1nm(A10)에서 시작하여 A7 노드(0.7nm)를 통해 지속될 것으로 예상합니다. 두 번째 슬라이드에서 볼 수 있듯이 이 설계는 NMOS와 PMOS를 별도로 적층하면서도 유전체 장벽으로 분할하여 성능 및/또는 밀도를 향상시킵니다. 상보형 FET(CFET) 트랜지스터는 처음 출시될 때 설치 공간을 훨씬 더 줄여줍니다. 2028년에는 1nm 노드(A10)가 출시되어 보다 조밀하게 구성된 표준 셀 라이브러리가 가능해집니다. 결국에는 성능과 확장성을 더욱 향상시키는 원자 채널이 있는 CFET 버전을 보게 될 것입니다. 여기에서 자세히 읽을 수 있는 CFET 트랜지스터는 N 및 PMOS 장치를 서로 쌓아서 더 높은 밀도를 가능하게 합니다. CFET는 나노시트 장치에 대한 스케일링의 끝과 눈에 보이는 로드맵의 끝을 표시해야 합니다. 그러나 성능, 전력 및 밀도 스케일링 장벽을 깨기 위해서는 다른 중요한 기술이 필요할 것입니다. imec은 이를 위해 새로운 CMOS 2.0 패러다임과 SCTO(시스템 기술 공동 최적화).